本課程結(jié)合目前熱門(mén)的FPGA技術(shù)，由多年開(kāi)發(fā)經(jīng)驗(yàn)的工程師授課，系統(tǒng)地介紹了FPGA的基本設(shè)計(jì)方法。學(xué)習(xí)FPGA/CPLD概念的基礎(chǔ)上，Altera公司和Xilinx公司主流FPGA/CPLD的結(jié)構(gòu)與特點(diǎn)。本課程在FPGA應(yīng)用開(kāi)發(fā)方面主要有：初級(jí)篇內(nèi)容包括VerilogHDL語(yǔ)言基礎(chǔ)，Altera公司FPGA設(shè)計(jì)工具QuartusII軟件綜述，F(xiàn)PGA組合邏輯設(shè)計(jì)技術(shù)等，高級(jí)篇內(nèi)容包括FPGA的硬件設(shè)計(jì)技術(shù)，基于NiosII的SOPC系統(tǒng)設(shè)計(jì)，NiosIISOPC系統(tǒng)設(shè)計(jì)實(shí)例，系統(tǒng)時(shí)序邏輯設(shè)計(jì)技術(shù)以及基于FPGA的IP核設(shè)計(jì)技術(shù)。

課程大綱

第一階段：主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)，掌握FPGA最小系統(tǒng)硬件電路設(shè)計(jì)方法，學(xué)會(huì)操作QuartusII軟件來(lái)完成FPGA的設(shè)計(jì)和開(kāi)發(fā)。

1..編程邏輯器件簡(jiǎn)介

2.可編程邏輯器件的發(fā)展歷史

3.FPGA/CPLD的基本結(jié)構(gòu)

3.1FPGA的基本結(jié)構(gòu)

3.2CPLD的基本結(jié)構(gòu)

3.3FPGA和CPLD的比較

3.4FPGA/CPLD的設(shè)計(jì)流程

4.PLD/FPGA的分類(lèi)和使用

5.FPGA關(guān)鍵電路的設(shè)計(jì)（最小電路設(shè)計(jì)）：

5.1FPGA管腳設(shè)計(jì)

5.2下載配置與調(diào)試接口電路設(shè)計(jì)

5.3高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)

5.4異步SRAM（ASRAM）存儲(chǔ)器接口電路設(shè)計(jì)

5.5FLASH存儲(chǔ)器接口電路設(shè)計(jì)

5.6開(kāi)關(guān)、按鍵與發(fā)光LED電路設(shè)計(jì)

5.7VGA接口電路設(shè)計(jì)

5.8PS/2鼠標(biāo)及鍵盤(pán)接口電路設(shè)計(jì)

5.9RS-232串口

5.10字符型液晶顯示器接口電路設(shè)計(jì)

5.11USB2.0接口芯片CY7C68013電路設(shè)計(jì)

5.12電源電路設(shè)計(jì)

5.13復(fù)位電路設(shè)計(jì)

5.14撥碼開(kāi)關(guān)電路設(shè)計(jì)

5.15i2c總線電路設(shè)計(jì)

5.16時(shí)鐘電路設(shè)計(jì)

5.17圖形液晶電路設(shè)計(jì)

第二階段：介紹熟練掌握硬件描述語(yǔ)言(VerilogHDL)是FPGA工程師的基本要求。通過(guò)本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的VerilogHDL語(yǔ)言的基本語(yǔ)法，掌握VerilogHDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。通過(guò)實(shí)戰(zhàn)訓(xùn)練，學(xué)員可以對(duì)VerilogHDL語(yǔ)言有更深入的理解和認(rèn)識(shí)。

2.1硬件描述語(yǔ)言簡(jiǎn)介

2.1.1VerilogHDL的特點(diǎn)

2.1.2VerilogHDL的設(shè)計(jì)流程簡(jiǎn)介

2.2Verilog模塊的基本概念和結(jié)構(gòu)

2.2.1Verilog模塊的基本概念

2.2.2VerilogHDL模塊的基本結(jié)構(gòu)

2.3數(shù)據(jù)類(lèi)型及其常量及變量

2.4運(yùn)算符及表達(dá)式

2.4.1算術(shù)運(yùn)算符

2.4.2關(guān)系運(yùn)算符

2.4.3邏輯運(yùn)算符

2.4.4按位邏輯運(yùn)算符

2.4.5條件運(yùn)算符

2.4.6移位運(yùn)算符

2.4.7拼接運(yùn)算符

2.4.8縮減運(yùn)算符

2.5條件語(yǔ)句和循環(huán)語(yǔ)句

2.5.1條件語(yǔ)句

2.5.2case語(yǔ)句

2.5.3while語(yǔ)句

2.5.4for語(yǔ)句

2.6結(jié)構(gòu)說(shuō)明語(yǔ)句

2.6.1initial語(yǔ)句

2.6.2always語(yǔ)句

2.6.3task和function語(yǔ)句

2.7系統(tǒng)函數(shù)和任務(wù)

2.7.1標(biāo)準(zhǔn)輸出任務(wù)

2.7.2仿真控制任務(wù)

2.7.3時(shí)間度量系統(tǒng)函數(shù)

2.7.4文件管理任務(wù)

2.8小結(jié)

第三階段AlteraFPGA設(shè)計(jì)

3.1Altera高密度FPGA

3.1.1主流高端FPGA——Stratix系列

3.1.2內(nèi)嵌高速串行收發(fā)器的FPGAStratixGX系列

3.2Altera的Cyclone系列低成本FPGA

3.2.1新型可編程架構(gòu)

3.2.2嵌入式存儲(chǔ)資源

3.2.3專(zhuān)用外部存儲(chǔ)接口電路

3.2.4支持的接口和協(xié)議

3.2.5鎖相環(huán)的實(shí)現(xiàn)

3.2.6I/O特性

3.2.7NiosII嵌入式處理器

3.2.8配置方案

3.3Altera的MAXII系列CPLD器件

3.4QuartusII軟件綜述

3.4.1QuartusII軟件的特點(diǎn)及支持的器件

3.4.2QuartusII軟件的工具及功能簡(jiǎn)介

3.4.3QuartusII軟件的用戶界面

3.5設(shè)計(jì)輸入

3.5.1建立工程

3.5.2建立設(shè)計(jì)

3.6綜合

3.7布局布線

3.8仿真

3.9編程與配置

3.10小結(jié)

第四階段：隨著FPGA芯片的性能和密度不斷提高,基于FPGA產(chǎn)品開(kāi)發(fā)正在逐漸成熟并且在很多領(lǐng)域得到了應(yīng)用。本階段重點(diǎn)學(xué)習(xí)在FPGA產(chǎn)品設(shè)計(jì)核心技術(shù)

4.1FPGA的硬件設(shè)計(jì)技術(shù)

4.2基于NiosII的SOPC系統(tǒng)設(shè)計(jì)

4.3NiosII的SOPC系統(tǒng)的設(shè)計(jì)實(shí)例

4.4系統(tǒng)時(shí)序邏輯設(shè)計(jì)技術(shù)

4.5基于FPGA的IP核設(shè)計(jì)技術(shù)

4.6FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

4.7基于FPGA的硬件回路仿真器設(shè)計(jì)

第五階段Alter的IP工具

5.1IP的概念

5.2Alter可提供的IP

5.3AlterIP在設(shè)計(jì)中的作用

5.4使用Alter的基本宏功能

5.5使用Alter的IP核

第六階段：總結(jié)答疑，由工程師帶領(lǐng)學(xué)員設(shè)計(jì)項(xiàng)目

質(zhì)量保障：

1.每個(gè)班提供充足的實(shí)踐操作和問(wèn)題輔導(dǎo)答疑時(shí)間。保證人手一臺(tái)機(jī)、1套實(shí)驗(yàn)器材！

2.所有班級(jí)均采用小班授課，20%理論+60%實(shí)戰(zhàn)+20%項(xiàng)目實(shí)踐。

3.在學(xué)習(xí)期間均會(huì)獲得我公司研發(fā)部幾十位資深高級(jí)工程師、國(guó)際項(xiàng)目經(jīng)理等的技術(shù)支持，除正常學(xué)習(xí)時(shí)間外，其他任何時(shí)間學(xué)員均可前來(lái)進(jìn)行額外實(shí)踐。

4.合格頒發(fā)證書(shū)：全國(guó)高新技術(shù)人才《FPGA設(shè)計(jì)》證書(shū)。

5.提供一年的的免費(fèi)技術(shù)支持服務(wù)。

6.優(yōu)秀學(xué)員可以加入信盈達(dá)嵌入式研發(fā)中心就職或者兼職參與項(xiàng)目設(shè)計(jì)。

周末班：上午9：30---15：00下午：15：00----19：30

晚班：19：00---21：30

全日制班：每周一至周五全天